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        PCI Express/NVMe分析日期:2017-12-21 瀏覽次數:

        PCI Express總線目前來講更具活力,應用前景更廣,并且支持NVMe的SSD廣泛應用于高端存儲。PCI Express可以采用多Lane的方式進行帶寬的增長,單Lane情況下,PCI Express G1接口速度為2.5GT/s,PCI Express G2接口速度為5GT/s,PCI Express G3接口速度為8GT/s,PCI Express G4接口速度為16GT/s。

        圖1 PCI Express各版本規范單通道傳輸速率比較

        在不同處理器系統中,PCI Express體系結構的實現方式不盡相同。圖2是一種基于PCI Express協議的典型拓撲結構,各節點之間采用點對點的直連方式,每一個設備分配獨立通道,從而解決了PCI所面臨的帶寬瓶頸問題,減少了總線忙時的硬件沖突。系統中的主要組件除CPU外,還包括根聯合體(Root Complex),存儲器(Memory),多個終端設備(Endpoint),若干交換器(Switch),以及PCI Express轉PCI/PCI-X橋(PCI Express to PCI/PCI-X Bridge)。

        圖2 PCI Express Topological Structure

        PCI Express物理層可分為邏輯子層(Logical Sublayer)和電氣子層(ElectricalSublayer)。PIPE(PHYInterface for the PCI Express Architecture)接口規范促進了物理層芯片的開發,為PCI Express物理層電路接口提供了統一參考。

        圖3 物理層PIPE標準劃分

        如圖3所示,PIPE標準將物理層進一步劃分為媒體鏈路層MAC、物理編碼子層PCS、傳輸媒介接觸子層PMA,MAC與PCS對應于邏輯子層,PMA則對應于電氣子層。MAC與PCS、PMA之間的數據交互即為PIPE接口。傳輸媒介接觸子層PMA,主要實現數據的串化與解串;媒體鏈路層MAC,重點完成控制鏈路訓練狀態機和補償多通道之間的數據偏移;物理編碼子層PCS,主要完成數據編解碼、字符重對齊、時鐘補償等功能。PHY由物理編碼子層PCS和傳輸媒介接觸子層PMA共同構成。

        圖4 PHY結構框圖

        如圖4所示,PHY是一塊數?;旌想娐?,由物理編碼子層PCS和物理媒介接觸子層PMA共同組成。PMA主要由時鐘管理單元CMU、串化器Serializer、解串器De-serializer、均衡Equalizer和時鐘恢復電路CDR組成;PCS為數字邏輯結構,負責MAC/PHY接口的交互。接口信號分為數據流信號、時鐘信號、控制信號、狀態信號。數據流信號包括待發送數據TxData,待發送數據字/控制字符號位TxDataK,已接收數據RxData,已接收數據字/控制字符號位RxDataK。時鐘信號PCLK,用來同步MAC/PHY接口之間的數據傳輸。通過控制信號總線MAC可以命令PHY完成復位、電源模式轉換、發送器去加重等命令。通過狀態信號總線向MAC反應PHY的各種狀態。

        華芯SCS-FFC1000產品采用了PCI Express 3.0 X 4 NVMe接口,該產品的IO性能和存儲容量處于業界領先水平,可以直接安裝在服務器上,將服務器響應時延極大縮短,業務處理能力提升百倍,主要用于解決單機的數據處理速度和I/O數據迅速存儲的高性能讀寫問題。該產品已成功應用于移動物聯網領域。



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